طراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
نویسندگان
چکیده
یکی از چالشهای مهم در طراحی ضرب کنندههای فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن و همگرایی مدار است. در همین راستا یک ضرب کننده فرکانسی کاملا جدید و دیجیتالی با سرعت قفل شدن بالا در این مقاله طراحی شده است. در این طراحی از یک پردازنده دیجیتالی به جای مدارات آشکار ساز فاز-فرکانس، پمپ بار و فیلتر حلقه استفاده شده است. با توجه به این تغییرات، ساختار ارائه شده دارای زمان قفل شدن کمتری نسبت به مدار متداول ضرب کننده فرکانسی براساس حلقه قفل شده تاخیر خواهد بود. همچنین در راستای تحقق اهداف ارائه شده از الگوریتم گرادیان برای انتخاب بهینه میزان تاخیر هر سلول در مسیر سیگنال استفاده شده است. شایان ذکر است که این ساختار با استفاده از یک پردازشگر دیجیتالی (یا حتی مدار های آنالوگ) مناسب، به سادگی قابل پیادهسازی است. شبیه سازی کامپیوتری (نرم افزار متلب) نیز برای اثبات مزایای این طراح جدید، در حالتی که مسیر سیگنال دارای 11 سلول تاخیر است و فرکانس ورودی 300 مگا هرتز است، ارائه شده است. نتایج شبیه سازی نشان میدهد که فرکانس خروجی 11 برابر فرکانس ورودی (3/3 گیگا هرتز) بوده و زمان قفل شدن حدود 17 نانو ثانیه و معادل با 5 سیکل کلاک ورودی می باشد. تمامی پیش بینی های تحلیلی نیز توسط شبیهسازی تایید شده است.
منابع مشابه
تحلیل و طراحی ضرب کننده فرکانسی مبتنی بر حلقه قفل شده تاخیر با سرعت بالا
امروزه سنتزکننده ها و ضرب کننده های فرکانسی جزء جدایی ناپذیر سیستمهای مخابراتی به شمار می روند. یکی از مهمترین مدارات که به عنوان سنتز کننده فرکانسی، حلقه فقل شده فاز است. با توجه به نویز فاز، جیتر و سطح مقطع اشغالی زیاد حلقه های قفل شده فاز، همواره طراحی یک سنتز کننده فرکانسی، با نویز فاز، جیتر و سطح مقطع اشغالی کم یک چالش به شمار می رود. به همین جهت حلقه های قفل شده تاخیر با توجه به عملکرد به...
طراحی حلقه قفل شده تاخیر برای گیرنده های بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
In this paper, a new approach using gradient optimization algorithm for delay locked loop (DLL) is provided. Among the salient features of this structure, the proposed DLL can be quickly locked and can be used as a high-frequency circuit. In this novel architecture a digital signal processor (DSP) is used instead of phase detector, charge pump and loop filter. In digital transmitters to select ...
متن کاملطراحی حلقه قفل شده تاخیر برای گیرندههای بی سیم جهت بکارگیری در کاربردهای فرکانس بالا
در این مقاله، یک راهکار جدید با استفاده از الگوریتم بهینه سازی گرادیان برای ساخت حلقه های قفل شده تاخیر ارائه شده است. از جمله ویژگی های برجسته این ساختار می توان به سرعت بالای قفل شدن و فرکانس بالای عملکرد مدار اشاره کرد. در این ساختار به جای بلوکهای آشکارساز فاز-فرکانس، پمپ بار و فیلتر حلقه از یک پردازنده استفاده شده است. در فرستنده های دیجیتال از یک پردازنده برای دیکد کردن، کد کردن، آشکارساز...
متن کاملطراحی PLL دو حلقه ای مبتنی بر آشکارسازی فاز پنجره‌ای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین
In this paper, a dual loop PLL with short locking time, low power consumption and low reference spur is presented. The output frequency and reference frequency of the designed circuit are 3.2 GHz and 50 MHz, respectively, aimed to WiMAX applications. In the proposed circuit in locked state, some parts of the circuit could be powered off, to reduce overall power consumption. Phase detection in t...
متن کاملبررسی ضرایب بهینه برای بهره خط تاخیر در حلقه قفل شده تاخیر جهت اکتساب زمان نشست کم
Reducing the locking time or settling time is one of the major challenges in the design of Delay Locked Loop (DLL) based frequency synthesizer. In this paper a common structure for DLL based frequency synthesizer is considered in which the number of delay cells in the direct path is specified. Then, the designed delay locked loop is optimized using genetic algorithm (GA). GA changes the phase-v...
متن کاملمنابع من
با ذخیره ی این منبع در منابع من، دسترسی به آن را برای استفاده های بعدی آسان تر کنید
عنوان ژورنال:
مهندسی برق و الکترونیک ایرانجلد ۱۲، شماره ۲، صفحات ۳۹-۴۶
میزبانی شده توسط پلتفرم ابری doprax.com
copyright © 2015-2023